prikaz prve stranice dokumenta Dizajn gradivnih komponenti procesora arhitekture RISC-V za programabilnu logiku
Rad nije dostupan
diplomski rad
Dizajn gradivnih komponenti procesora arhitekture RISC-V za programabilnu logiku
2023. urn:nbn:hr:168:977111
Marošević, Maksimilijan
Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva

Citirajte ovaj rad

Marošević, M. (2023). Dizajn gradivnih komponenti procesora arhitekture RISC-V za programabilnu logiku (Diplomski rad). Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:168:977111

Marošević, Maksimilijan. "Dizajn gradivnih komponenti procesora arhitekture RISC-V za programabilnu logiku." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2023. https://urn.nsk.hr/urn:nbn:hr:168:977111

Marošević, Maksimilijan. "Dizajn gradivnih komponenti procesora arhitekture RISC-V za programabilnu logiku." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2023. https://urn.nsk.hr/urn:nbn:hr:168:977111

Marošević, M. (2023). 'Dizajn gradivnih komponenti procesora arhitekture RISC-V za programabilnu logiku', Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, citirano: 03.05.2024., https://urn.nsk.hr/urn:nbn:hr:168:977111

Marošević M. Dizajn gradivnih komponenti procesora arhitekture RISC-V za programabilnu logiku [Diplomski rad]. Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva; 2023 [pristupljeno 03.05.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:977111

M. Marošević, "Dizajn gradivnih komponenti procesora arhitekture RISC-V za programabilnu logiku", Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, Zagreb, 2023. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:977111

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:168:977111
Prijavite se u repozitorij kako biste mogli spremiti objekt u svoju listu.
Podaci o radu
NaslovDizajn gradivnih komponenti procesora arhitekture RISC-V za programabilnu logiku
Naslov (engleski)Design of RISC-V ISA Processor Components for Programmable Logic Implementation
AutorMaksimilijan Marošević
MentorJosip Knezović (mentor)
Član povjerenstvaJosip Knezović (član povjerenstva)
Član povjerenstvaMario Kovač (član povjerenstva)
Član povjerenstvaIgor Čavrak (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva
Zagreb
Datum i država obrane2023-07-12, Hrvatska
Sažetak
Programiranje u asembleru vještina je kojom se stječe razumijevanje arhitekture računala. Iako se asemblerski kod može pisati u simulatoru, rad na sklopovlju daje dublju dimenziju stjecanju te vještine. Programabilna logika, poput FPGA, idelana je za ovakve slučajeve, jer se na istom sklopovlju mogu ostvariti implementacije raznih jezgara bez potrebe za izradom stvarnog procesora. Ovaj rad implementira jezgru arhitekture RISC-V u jeziku SystemVerilog. RISC-V je izabran zbog sve većeg utjecaja u industriji i zbog svoje modularnosti koja omogućuje implementaciju manjeg skupa instrukcija. Implementacija je verificirana Univerzalnom verifikacijskom metodologijom, industrijskim standardom za provjeru valjanosti sklopovskog dizajna. Napisani su testovi u tri razine - pojedinačni, integracijski, sustavski - te je njima utvrđena ispravnost dizajna.
Sažetak (engleski)
Assembly programming is a vital skill in understanding computer architecture. Although assembly code can be written in a simulator, working with hardware gives additional depth to acquiring the skill. Programmable logic, such as FPGA, is ideal for cases like this since it's possible to realise different CPU core implementations on the same circuit board without the need to manufacture actual processor dies. This paper implements a RISC-V core in SystemVerilog. RISC-V was chosen because of its growing influence in the industry and its modularity, which enables implementation of only a small instruction set. The implementation is verified with Universal Verification Methodology, an industry standard used to prove hardware design correctness. Three stages of tests were written - unit tests, integration tests and system tests - which were used to verify the design.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:168:977111
Studijski programNaziv: Računarstvo
Vrsta studija: sveučilišni
Stupanj studija: diplomski
Akademski / stručni naziv: magistar/magistra inženjer/inženjerka računarstva (mag.ing.comp.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaZatvoreni pristup
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Javna napomena
Datum i vrijeme pohrane2023-10-11 09:43:09