prikaz prve stranice dokumenta Razvoj ispitnog okruženja za validaciju sustava-na-čipu temeljenog na RISC-V jezgri
  Preuzmi
PDF 1.76 MB
diplomski rad
Razvoj ispitnog okruženja za validaciju sustava-na-čipu temeljenog na RISC-V jezgri
2024. urn:nbn:hr:168:728880
Križan, Mislav
Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva

Citirajte ovaj rad

Križan, M. (2024). Razvoj ispitnog okruženja za validaciju sustava-na-čipu temeljenog na RISC-V jezgri (Diplomski rad). Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:168:728880

Križan, Mislav. "Razvoj ispitnog okruženja za validaciju sustava-na-čipu temeljenog na RISC-V jezgri." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2024. https://urn.nsk.hr/urn:nbn:hr:168:728880

Križan, Mislav. "Razvoj ispitnog okruženja za validaciju sustava-na-čipu temeljenog na RISC-V jezgri." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2024. https://urn.nsk.hr/urn:nbn:hr:168:728880

Križan, M. (2024). 'Razvoj ispitnog okruženja za validaciju sustava-na-čipu temeljenog na RISC-V jezgri', Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, citirano: 01.04.2025., https://urn.nsk.hr/urn:nbn:hr:168:728880

Križan M. Razvoj ispitnog okruženja za validaciju sustava-na-čipu temeljenog na RISC-V jezgri [Diplomski rad]. Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva; 2024 [pristupljeno 01.04.2025.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:728880

M. Križan, "Razvoj ispitnog okruženja za validaciju sustava-na-čipu temeljenog na RISC-V jezgri", Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, Zagreb, 2024. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:728880

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:168:728880
Prijavite se u repozitorij kako biste mogli spremiti objekt u svoju listu.
Podaci o radu
NaslovRazvoj ispitnog okruženja za validaciju sustava-na-čipu temeljenog na RISC-V jezgri
Naslov (engleski)Development of a Test Environment for Validating a System-on-Chip Based on the RISC-V Core
AutorMislav Križan
MentorVladimir Čeperić (mentor)
Član povjerenstvaVladimir Čeperić (predsjednik povjerenstva)
Član povjerenstvaJurica Kundrata (član povjerenstva)
Član povjerenstvaTvrtko Mandić (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva
Zagreb
Datum i država obrane2024-09-20, Hrvatska
Sažetak
Razvoj ispitnog okruženja za validaciju sustava-na-čipu temeljenog na RISC-V jezgri. Diplomski rad na temu razvoja ispitnog okruženja za RISC-V sustav na čipu. Napravljen je pregled ključnih komponenata sustava, dokumentirani su svi ključni koraci razvoja tiskane pločice, opisan je mjerni sustav i prikazani su rezultati testiranja.
Sažetak (engleski)
Development of a test PCB for RISC-V SoC validation. A master thesis on the topic od RISC-V SoC validation via custom PCB. The work outlines key system components and documents key steps for designing a custom PCB for the purpose of testing this specific SoC. The testing setup and testing results are shown.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:168:728880
Studijski programNaziv: Elektrotehnika i informacijska tehnologija
Vrsta studija: sveučilišni
Stupanj studija: diplomski
Akademski / stručni naziv: magistar/magistra inženjer/inženjerka elektrotehnike i informacijske tehnologije (mag. ing. el. techn. inf.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaOtvoreni pristup
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Javna napomena
Datum i vrijeme pohrane2024-10-12 21:12:58
accessibility

closePristupačnostrefresh

Ako želite spremiti trajne postavke, kliknite Spremi, ako ne - vaše će se postavke poništiti kad zatvorite preglednik.